Как называется одноразрядная суммирующая схема с тремя входами
Перейти к содержимому

Как называется одноразрядная суммирующая схема с тремя входами

  • автор:

Суммирующий усилитель

Суммирующий усилитель — схема операционного усилителя, у которого выходное напряжение равно сумме его входных напряжений. Суммирующие усилители широко применяются в электронной технике для суммирования нескольких сигналов.

Например, может включаться сигнал тревоги, если суммарная величина двух или более переменных параметров процесса превысит заданное значение.

Поскольку суммирующие усилители имеют два или более входных напряжения, подаваемых на один или оба входных зажима, то такие усилители легко узнаваемы на принципиальных схемах.

Обратите внимание на основы электричества и на приборы электроники.

Принцип действия суммирующего усилителя

На рисунке выше представлен суммирующий операционный усилитель, имеющий два входных напряжения — Ein1 и Ein2, подаваемых на инвертирующий зажим. Неинвертирующий зажим заземлен. Поскольку входное напряжение подается на инвертирующий вход, этот суммирующий усилитель может быть назван инвертирующим суммирующим усилителем.

Резистор R1 действует как входной резистор для Ein1, а резистор R2 действует как входной резистор для Ein2. Падение напряжения на каждом входе происходит через соответствующий входной резистор.

В целом, выходное напряжение суммирующего усилителя, Eout, равно сумме входных напряжений. Поскольку входные напряжения усилителя подаются на инвертирующий вход, полярность выходного напряжения противоположна полярности суммы входных напряжений. Выходное напряжение по цепи обратной связи поступает на суммирующее соединение, и выходное напряжение формируется через резистор цепи обратной связи Rfb.

Теоретически, число входов, которое может иметь суммирующий усилитель, не ограничено. Независимо от числа входов, выходное напряжение суммирующего усилителя может быть вычислено тем же способом, который использовался для вычисления выходного напряжения инвертирующего суммирующего усилителя с двумя входными напряжениями.

Другой вид суммирующих усилителей образует выходное напряжение, представляющее собой среднюю величину его входных напряжений. Для того, чтобы найти среднюю величину входов математически, входы сначала суммируются, затем сумма делится на число входов.

Например, при наличии двух входов их значения сначала суммируются, затем полученная сумма делится на два. Для нахождения средней величины при наличии трех входов эти входы сначала суммируются, затем сумма делится на три.

Иногда в контрольно-измерительной технике используются неинвертирующие суммирующие усилители. В неинвертирующем суммирующем усилителе коэффициент усиления схемы выбирается таким образом, чтобы выходное напряжение было равно сумме входных напряжений.

Инвертирующий суммирующий усилитель, используемый для усреднения двух и более входных напряжений, и неинвертирующий суммирующий усилитель представляют собой лишь два из множества вариантов использования схем базовых суммирующих усилителей в электронной контрольно-измерительной технике. Рассмотрение других вариантов их использования не входит в задачи настоящего учебного модуля. Однако прибористы, понимающие основы функционирования суммирующих усилителей, смогут различить другие разновидности схем таких усилителей.

Читайте также

Операционный усилитель усилитель постоянного тока с высоким коэффициентом усиления, вплоть до миллионов

Дифференциальный усилитель операционный усилитель, являющийся сочетанием инвертирующего и неинвертирующего усилителей

Измерительный усилитель измененный дифференциальный регулятор, на входах которого установлены повторители напряжения

Инвертирующий операционный усилитель повторитель напряжения, который может получить почти любой коэффициент усиления

Неинвертирующий операционный усилитель может быть модифицирован таким образом, чтобы получить почти любой коэффициент усиления

Одноразрядные сумматоры

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами, а вторые — полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел.

На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема, составленная на элементах основного базиса в соответствии с этой структурной формулой, приведена на рисунке 21, в).

Рисунок 21 Одноразрядный полусумматор: а) таблица истинности, б) структурная формула, в) функциональная схема.

Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы.

Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах.

Кроме количества элементов сложность схемы, как было отмечено выше, определяется количеством входов элементов, по которым выполняются логические операции. Этот параметр называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов (Число по Квайну равно 10).

Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан на рисунке 22, а), функциональная схема — на рисунке 22, б), а её УГО — на рисунке 22, в).

Рисунок 22 Пример минимизации а), функциональная схема б) и УГО одноразрядного полусумматора в).

Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3 элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество используемых суммирующих схем, выигрыш можно считать весьма ощутимым.

Схему полного одноразрядного сумматора можно получить на основе двух схем полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а).

Рисунок 23 Одноразрядный полный сумматор: а) — функциональная схема на двух полусумматорах; б) — УГО; в) — таблица истинности: г) — минимизированная схема.

Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ.

Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде:

Минимизированные значения, используемые в интегральной схемотехнике:

Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе — методом минимизирующих карт Карно.

Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, а) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б).

Понравилась статья? Добавь ее в закладку (CTRL+D) и не забудь поделиться с друзьями:

Одноразрядный двоичный сумматор

Здесь при наличии единичного сигнала на управляющей шине I счетчик работает как суммирующий, а при наличии единичного сигнала на управляющей шине II – как вычитающий.

Одноразрядный двоичный сумматор является комбинационной схемой с тремя входами и двумя выходами (рис.3.18).

При параллельном суммировании на входы каждого разряда сумматора поступают значения цифр а и b соответствующих разрядов слагаемых и значение переноса p с младших разрядов сумматора. На выходе одноразрядного сумматора формируются значения цифры соответствующего разряда суммы S и переноса в старший разряд сумматора P.

Значения S и P таблицы истинности одноразрядного сумматора построена на основе сложения и умножения для двоичной системы счисления.

Таблица истинности выходов одноразрядного сумматора
Входы Выходы
a b p S P

Для каждого выходного сигнала составляются все комбинации входных сигналов, при которых выходные сигналы S и P принимают единичные значения:

,

.

Эти уравнения являются совершенной дизъюнктивной нормальной формой логических функций (СДНФ). В этой форме логическая функция (ЛФ) представляется в виде дизъюнкций конституэнт единицы.

Конституэнта единицы – это конъюнкция всех значений входных переменных: в прямой форме для единичных значений переменных, или в инверсной форме для нулевых значений переменных.

СДНФ позволяет записывать любые переключательные функции от двух переменных, используя только три основных логических операции И, ИЛИ, НЕ.

Следующим этапом проектирования является минимизация логических функций (не всегда возможна).

Из таблицы истинности видно, что переменная P принимает значение только для таких комбинаций входных переменных, когда хотя бы две переменные имеют единичные значения. Это можно записать в виде:

.

Анализируя функцию S можно заметить, что значение S равно единице, если в комбинациях входных сигналов присутствует хотя бы один единичный сигнал, и нет одновременно двух единичных значений переменных (компонента: =) или есть совпадение трех входных единичных сигналов (компонента abp), т.е.:

Построение функциональной схемы по ПФ:

.

Для реализации ПФ для выхода Р требуется:

· три конъюнктора (схемы И) на два входа,

· дизъюнктор (схема ИЛИ) на 3 входа.

Для реализации ПФ для выхода S требуются:

· дизъюнктор (схема ИЛИ) на 3 входа,

· инвертор (схема НЕ),

· конъюнкторы (схемы И) на 2 и 3 входа.

· дизъюнктор (схема ИЛИ) на 2 входа.

Функциональная схема одноразрядного сумматора представлена на рис.3.19.

В этой схеме использована совместная минимизация уравнений, при которой для формирования разных выходных значений (S и P) используются общие логические схемы. Совместная минимизация позволяет получать схемы с минимальным количеством используемых элементарных вентилей, которое определяется по общему количеству входов. Такие схемы, как правило, имеют большую задержку выходных сигналов, которая определяется по максимальному количеству элементов пути его формирования.

По этой причине часто одноразрядный сумматор строят без совместной минимизации схем формирования выходных сигналов по уравнениям:

,

.

Многоразрядные сумматоры

Обычно в ЭВМ используют обработку данных параллельно по разрядам. Для такой обработки используются многоразрядные (параллельные) сумматоры.

Сумматор для параллельной обработки данных получают на основе поразрядного соединения одноразрядных схем.

Пример построения многоразрядного сумматора представлен на рис. 3.20.

Сумматор имеет 2 n входных разрядных линий ai и bi для приема цифр слагаемых, n выходных линий Sn разрядов суммы, выход переноса Рn из старшего разряда и вход переноса р0 на младший разряд сумматора.

На функциональных схемах многоразрядные функциональные узлы обозначаются в виде прямоугольников с тремя полями (рис.3.21).

В основном поле обозначается функциональное назначение схемы. Для сумматора это SM (СМ, å).

Боковые поля предназначены для обозначения данных: левое поле для входных данных, правое – для выходных.

Понравилась статья? Добавь ее в закладку (CTRL+D) и не забудь поделиться с друзьями:

Как называется одноразрядная суммирующая схема с тремя входами

Как называется одноразрядная суммирующая схема с тремя входами

F(f0–f3) — результат операции. На выходе A=B появляется «1», если при выполнении операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ параллельного типа, то имеются выходы генерации G и распространения переноса H. Pn и Рn+4 — входной и выходной переносы.

Для увеличения разрядности обрабатываемых слов МС АЛУ можно соединять последовательно, как и в параллельных сумматорах с последовательным переносом. При этом, конечно, увеличивается время выполнения операций.

Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время суммирования которого равно времени суммирования одной микросхемы.

4.2 Кодирующие и декодирующие устройства

Шифратор (кодер) — это функциональный узел, предназначенный для преобразования поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код. В частности, такими сигналами или командами могут быть десятичные числа, например, номер команды, который с помощью шифратора преобразуется в двоичный код.

В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например, двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на рисунке 27,б.

Рисунок 27 Таблица кодов 3-разрядного шифратора а), его функциональная схема б) и УГО в).

В общем случае, при использовании двоичного кода, можно закодировать 2 n входных сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё один выходной сигнал — признак подачи входного сигнала, который используется и для других целей.

На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов.

Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б)

При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах — двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда название шифратора «приоритетный».

Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие разряды прямого кода, на выходе G DD1 — лог. «0», определяющий разряд с весовым коэффициентом 8 выходного кода, на выходе P — лог. «1».

Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а на выходе 8 выходного кода будет лог. «1».

Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа, на который подан входной сигнал.

4.2.2 Дешифраторы (декодеры)

Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2 n выходах в зависимости от кода двоичного числа на n входах.

Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема

Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.

Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами, например, с входом разрешения (стробирования). Стробирование позволяет исключить появление на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе.

Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16 инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов, номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1».

Наличие двух входов стробирования существенно расширяет возможности использования микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать дешифратор на 32 выхода (рисунок 31), а из 17 микросхем — дешифратор на 256 выходов (рисунок 32).

Рисунок 32 Дешифратор на 256 выходов

4.3 Коммутаторы цифровых сигналов

Мультиплексор — функциональный узел, который имеет n адресных входов, N=2 n информационных входов, один выход и осуществляет управляемую коммутацию информации, поступающей по N входным линиям, на одну выходную линию. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом an-1,…a2,a1,a0.

Если адресный код имеет n разрядов, то можно осуществить N=2 n комбинаций адресных сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций адресных сигналов можно спроектировать мультиплексор с любым числом входных линий N≤2 n .

В простейшем случае при двухразрядном адресном коде (n=2) максимальное число входных адресных линий равно N=2 n =4. Таблица истинности такого мультиплексора приведена на рисунке 33,а.

Рисунок 33 Мультиплексор 4:1 а) — Таблица истинности;

б) — Функциональная схема; в) — Условное графическое обозначение.

Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей истинности, имеет вид:

Из полученного уравнения следует, что в состав функциональной схемы мультиплексора входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33,б). Здесь адресными (управляющими) входами являются а1, а0, а информационными — Х0, Х1, Х2, Х3.

Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743-91, приведено на рисунке 33,в.

В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (2 n =4) мультиплексоры, число входных информационных сигналов которых равно 2 n +2 n =8.

УГО сдвоенного 4-канального мультиплексора со стробированием К555КП12 приведено на рисунке 34,а.

Рисунок 34 Сдвоенный 4-канальный мультиплексор К555КП12 а) и 8-канальный мультиплексор на его основе б).

Входы стробирования используются для построения мультиплексоров (коммутаторов) с k2 n -информационными входами, k=2, 3, 4…

Схема мультиплексора 8:1 на основе сдвоенного 4-канального мультиплексора со стробированием приведена на рисунке 34,б.

Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0» или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию переменных управляющего кода. При этом число переменных в реализуемой выходной функции будет равно разрядности управляющего кода.

В общем случае на информационные входы можно подавать не постоянные логические уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом переменных.

Демультиплексор — это функциональный узел, осуществляющий управляемую коммутацию информацию, поступающую по одному входу, на N выходов. Таким образом, демультиплексор реализует операцию, противоположную той, которую выполняет мультиплексор.

Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число выходных линий N определяется количеством адресных входов n и равно N=2 n .

Для случая n=2 функционирование демультиплексора осуществляется в соответствии с таблицей истинности, приведённой на рисунке 36,а.

Рисунок 35 Обобщённая схема демультиплексора

Рисунок 36 Таблица истинности — а) и функциональная схема 4-канального демультиплексора — б)

Из таблицы истинности записываем характеристические уравнения демультиплексора:

Соответствующая этим уравнениям функциональная схема демультиплексора приведена на рисунке 36,б. Она имеет в своём составе два инвертора и четыре элемента «И».

Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора, легко увидеть схожесть их функций. Если функция X=1 постоянно, то демультиплексор выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы дешифраторов и демультиплексоров имеют одинаковое условное обозначение — ИЕ, называются «Дешифратор-демультиплексор» и могут выполнять функции и дешифратора и демультиплексора.

В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на рисунке 37,а. Это сдвоенный 4-канальный дешифратор-демультиплексор. Каждая секция имеет один информационный вход (D и Ē), один вход разрешения , четыре выхода и два общих адресных входа (a1, a0). Возможные способы включения и режимы работы показаны на рисунке 36,б.

Рисунок 37 Микросхема К155ИД4 а) и возможные режимы её работы б).

Наличие у МС прямого и инверсного информационных входов позволяет простым их объединением получить третий адресный разряд а2, а двух инверсных входов разрешения — общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8.

Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в качестве основного информационного входа X, а адресные входы и выходы используются по прямому назначению.

4.4 Устройства сравнения кодов. Цифровые компараторы

Устройства сравнения кодов предназначены для выработки выходного сигнала в случае, когда поступающие на их входы коды двух чисел оказываются одинаковыми.

Числа A и B считаются равными, если разрядные коэффициенты чисел A и B оказываются одинаковыми, то есть, если ai=bi=1 или ai=bi=0. Эти равенства можно привести к одному: . Поскольку это равенство выполняется для каждого разряда, то выходной сигнал Y можно представить в виде логической функции:

где n — число разрядов.

Рисунок 38 Устройства сравнения кодов: а) — структурная схема; б) — минимизированный вариант схемы сравнения в одном разряде; в) — одноразрядный компаратор; г) — УГО 4-разрядного компаратора.

Структурная схема устройства сравнения кодов, составленная на основании приведённого выше уравнения приведена на рисунке 38,а. Выходной сигнал Y=1 будет иметь место только при условии, если будут единичными результаты сравнения во всех разрядах сравниваемых чисел.

Недостатком рассмотренной схемы является большое число входов, так как для работы устройства требуются не только прямые, но и инверсные коды чисел A и В.

На основе законов алгебры логики разработаны устройства сравнения, работающие только с прямыми кодами.

Схема одноразрядного элемента сравнения, построенная на основании этого уравнения, приведена на рисунке 38,б. Функциональная схема, построенная на этих элементах, будет иметь вдвое меньшее число входов.

Цифровые компараторы являются универсальными элементами сравнения, которые помимо констатации равенства двух чисел, могут установить какое из них больше.

Простейшая задача состоит в сравнении двух одноразрядных чисел. Схема одноразрядного компаратора приведена на рисунке 38,в. При рассмотрении принципа работы схемы следует иметь в виду, что если ai B, A = B и A > B, к которым подводятся соответствующие выходы микросхемы, выполняющей сравнение младших разрядов. Если используется только одна микросхема, то на вход A = B надо подать лог. «1», а на входы A B — дог. «0».

4.5 Преобразователи кодов. Индикаторы

Операция изменения кода числа называется его преобразованием. Интегральные микросхемы, выполняющие эти операции, называются преобразователями кодов. Интегральные микросхемы преобразователей кодов выпускаются только для наиболее распространённых операций таких как преобразователи двоичного кода в десятичный, двоично-десятичный, шестнадцатеричный, код Грея или обратных, указанным выше, преобразований.

По своей структуре преобразователи кодов являются дешифраторами, только они преобразуют двоичный код в сигналы не только на одном, но и на нескольких выходах.

В качестве примера рассмотрим преобразователь двоичного кода в код управления 7-сегментным цифровым индикатором. На рисунке 39,а приведена схема подключения индикатора. Индикатор представляет собой полупроводниковый прибор, в котором имеется восемь сегментов, выполненных из светодиодов. Включением и выключением отдельных сегментов можно получить светящееся изображение отдельных цифр или знаков.

Конфигурация и расположение сегментов индикатора показаны на рисунке 39,а. Каждой цифре соответствует свой набор включения определённых сегментов индикатора. Соответствующая таблица отображения цифр и десятичной разделительной точки приведена на рисунке 39,б.

Рисунок 39 Преобразователь двоичного кода в код 7 – сегментного индикатора:

а) — Схема подключения индикатора; б) — Таблица состояний.

По внутренней схеме включения индикаторы подразделяются на индикаторы с общим катодом и с общим анодом. Схемы обоих видов индикаторов приведены на рисунке 40,а и 40,б соответственно.

Существует широкая гамма различных модификаций семисегментных индикаторов. Они отличаются друг от друга размерами, цветом свечения, яркостью, расположением выводов.

Рисунок 40 Схемы индикаторов: а) — с общим катодом; б) — с общим анодом.

Для управления индикатором с общим катодом используется, например, дешифратор К514ИД1, а с общим катодом — К514ИД2. Используются микросхемы дешифраторов и других серий, например, 176ИД2, 176ИД3, 564ИД4, 564ИД5, К133ПП1 и др.

Шкальные индикаторы (светящиеся столбики) представляют собой линейку светодиодов с одним общим анодом или катодом. Они являются аналогами щитовых измерительных приборов и служат для отображения непрерывно изменяющейся информации.

Светящиеся шкалы могут быть установлены на приборном щитке автомобиля или самолёта для индикации уровня горючего в баке, скорости движения и других параметров. Удобна конструкция в виде расположенных рядом столбиков для индикации величин с целью их сравнения.

Преобразователи двоичного кода в код управления шкальным индикатором обеспечивают перемещение светящегося пятна, определяемое двоичным кодом на адресном входе.

Матричные индикаторы представляют собой наборы светодиодов, расположенных по строкам и столбцам. Наиболее распространённые матричные индикаторы имеют 5 столбцов и 7 строк (формат 5×7). Количество светодиодов таких индикаторов равно 35. Для управления матричными индикаторами выпускаются микросхемы, в которых положение светодиода задаётся номерами строки и столбца, причём не все комбинации используются. Такие преобразователи кодов называются неполными. К ним относятся, например, микросхемы К155ИД8 и К155ИД9.

  • Альтернативная медицина
  • Астрономия и Космос
  • Биология
  • Биофизика
  • Ботаника
  • Ветеринария
  • Военная история
  • Геология и география
  • Государство и право
  • Деловая литература
  • Домашние животные
  • Домоводство
  • Здоровье
  • Зоология
  • История
  • Компьютеры и Интернет
  • Кулинария
  • Культурология
  • Литературоведение
  • Математика
  • Медицина
  • Металлургия
  • Научная литература — прочее
  • Обществознание
  • Педагогика
  • Политика
  • Психология
  • Радиоэлектроника
  • Религиоведение
  • Сад и огород
  • Самосовершенствование
  • Сделай сам
  • Спорт
  • Строительство и сопромат
  • Технические науки
  • Транспорт и авиация
  • Учебники
  • Физика
  • Физическая химия
  • Философия
  • Химия
  • Хиромантия
  • Хобби и ремесла
  • Шпаргалки
  • Эзотерика
  • Экология
  • Юриспруденция
  • Языкознание

Как называется одноразрядная суммирующая схема с тремя входами

uchet-jkh.ru

Одноразрядная суммирующая схема с тремя входами — это логическая схема, которая принимает на вход три бита (0 или 1) и вычисляет сумму этих битов. Схема состоит из нескольких логических элементов, таких как И-гэйт, ИЛИ-гэйт и исключающее ИЛИ-гэйт.

Схема используется в цифровых вычислительных системах для выполнения операций сложения. Три входа обычно представляют собой биты, которые нужно сложить, и сумма представляет собой результат сложения. Одноразрядная суммирующая схема с тремя входами является основным строительным блоком для создания многоразрядных суммирующих схем и арифметических логических устройств.

Принцип работы одноразрядной суммирующей схемы с тремя входами заключается в применении логических операций к входам и получении выходных значений. И-гэйты используются для расчета переноса, а ИЛИ-гэйты и исключающее ИЛИ-гэйты для расчета суммы. Если результат сложения битов превышает один разряд, то перенос передается на следующий разрядной схеме.

Одноразрядная суммирующая схема с тремя входами: принцип работы

Одноразрядная суммирующая схема с тремя входами – это элементарная логическая схема, которая позволяет складывать три бита вместе и выдавать результат суммирования на выходе. Такая схема широко используется в цифровой электронике и является основным строительным блоком для создания более сложных схем и устройств.

Принцип работы одноразрядной суммирующей схемы с тремя входами основан на применении логических элементов, таких как И-ИЛИ, И-НЕ, ИЛИ-НЕ и др. Схема состоит из трех входов A, B и C, которые представляют собой биты, которые необходимо сложить, и двух выходов – суммы S и переноса Cout.

Входные биты A, B и C подаются на входы И-ИЛИ, где они суммируются. Результатом их суммирования будет выход S – сумма двух битов A и B, а также выход Cout – перенос на следующий разряд. Сумма S и перенос Cout могут быть использованы в дальнейшем для сложения разрядов более старшего разряда с помощью каскадных схем.

Таблица истинности для одноразрядной суммирующей схемы с тремя входами выглядит следующим образом:

A B C S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Где A, B и C – входные биты, S – сумма, а Cout – перенос на следующий разряд.

Одноразрядная суммирующая схема с тремя входами широко применяется в различных устройствах, таких как арифметические логические блоки, счетчики, компараторы и многие другие. Это элементарный блок, который позволяет осуществлять сложение нескольких битов и работает на основе простых логических операций.

Начало работы схемы

Для начала работы с одноразрядной суммирующей схемой с тремя входами необходимо иметь следующие компоненты:

  • 3 входа (A, B, C)
  • 2 выхода (S, C)
  • Логические элементы (XOR, AND, OR)

Одноразрядная суммирующая схема выполняет операцию сложения двух битов A и B, а также учитывает перенос C из предыдущего разряда. Результат сложения сохраняется в выходном сигнале S, а перенос — в выходном сигнале C.

Для выполнения этой операции используются логические элементы XOR, AND и OR. XOR выполняет операцию сложения без учета переноса, AND выполняет операцию «И» над входными сигналами, а OR выполняет операцию «ИЛИ» над входными сигналами.

При подаче входных сигналов A, B и C, схема производит операцию сложения и выдает результат в выходные сигналы S и C.

Принцип суммирования

Одноразрядная суммирующая схема с тремя входами предназначена для выполнения операции сложения трех 1-разрядных чисел. Основной принцип суммирования в этой схеме заключается в сложении трех битов – двух входных чисел и переноса с предыдущего разряда.

Суммирующая схема состоит из трех входов A, B, C, а также двух выходов S и Cout. Входы A и B представляют два числа, которые требуется сложить, а вход C – перенос с предыдущего разряда. Выход S представляет собой сумму трех входных битов, а выход Cout – перенос на следующий разряд.

Для правильной работы схемы необходимо учесть следующие случаи:

  • Если сумма трех входных битов равна 0, то выход Cout будет равен 0.
  • Если сумма равна 1, то выход Cout также будет равен 0.
  • Если сумма равна 2, то выход Cout будет равен 1.
  • Если сумма равна 3, то выход Cout также будет равен 1.

Таким образом, принцип суммирования в одноразрядной суммирующей схеме заключается в получении суммы трех входных чисел и переноса с предыдущего разряда, а также определении переноса на следующий разряд.

Режимы работы

Одноразрядная суммирующая схема с тремя входами может работать в нескольких режимах в зависимости от комбинации входных сигналов.

  • Режим сложения: в этом режиме схема выполняет операцию сложения двух двоичных чисел. На первый вход подается младший разряд, на второй вход — старший разряд, а на третий вход — перенос с предыдущего разряда. Схема суммирует эти три входных сигнала и выдает сумму на выходе, а также генерирует перенос для следующего разряда.
  • Режим вычитания: в этом режиме схема выполняет операцию вычитания двух двоичных чисел. Для этого на первый вход подается младший разряд, на второй вход — старший разряд, а на третий вход — инвертированный перенос с предыдущего разряда. Схема складывает первый вход и инвертированный второй вход, добавляет инвертированный перенос и выдает разность на выходе, а также генерирует перенос для следующего разряда.
  • Режим переноса: в этом режиме схема выполняет только операцию генерации переноса. На первый вход подается младший разряд, на второй вход — старший разряд, а на третий вход — перенос с предыдущего разряда. Схема генерирует перенос для следующего разряда, а на выходе не выдает никаких данных.

При правильном подключении и настройке схемы, она может работать в любом из этих режимов, в зависимости от потребностей пользователя или задач, которые необходимо решить.

Реализация схемы

Одноразрядная суммирующая схема с тремя входами реализуется с помощью логических элементов, таких как ИЛИ, И, НЕ, а также регистров и сумматоров.

Для начала, каждый из трех входов схемы подключается к соответствующим входам И элементов, которые выполняют операцию «И» между входными сигналами. Полученные сигналы подаются на входы ИЛИ элементов, которые выполняют операцию «ИЛИ» между сигналами.

Далее, выходы ИЛИ элементов подключаются к входам сумматора, который осуществляет сложение двоичных чисел. Выход сумматора является выходом схемы. Кроме того, выходы И элементов подключаются к входам НЕ элементов, которые инвертируют сигналы. Полученные инвертированные сигналы подключаются к входам Переноса сумматора.

Одноразрядная суммирующая схема с тремя входами может быть реализована с использованием таблицы истинности, описывающей логические функции элементов. Кроме того, для упрощения проектирования схемы можно использовать специализированные программные средства, такие как программные языки описания аппаратуры (HDL).

Используя данные методы, можно создать работающую схему, которая сможет складывать три входных сигнала и выдавать результат на выходе.

Применение схемы

Одноразрядная суммирующая схема с тремя входами широко применяется в цифровых устройствах, где необходимо выполнить сложение трех двоичных чисел или сигналов.

Схема может быть использована, например, в арифметических сумматорах и процессорах для выполнения операций сложения трех чисел. Также она может применяться в цифровых схемах коммутации и логических устройствах.

Преимуществами одноразрядной суммирующей схемы с тремя входами являются:

  • Возможность сложения трех двоичных чисел или сигналов без необходимости дополнительных компонентов;
  • Простота реализации и низкая стоимость;
  • Высокая скорость работы при правильном подключении и оптимальном выборе компонентов.

Однако следует учитывать, что данная схема имеет ограничение на количество входных сигналов, а также не является универсальной для всех видов операций.

При проектировании цифровых устройств с применением данной схемы необходимо учитывать требования к точности вычислений, скорости работы и потребляемой мощности. Использование оптимальных параметров компонентов и правильное подключение входных и выходных сигналов позволит достичь наилучших характеристик работы схемы.

Преимущества и недостатки

Преимущества одноразрядной суммирующей схемы с тремя входами:

  • Простота и низкая сложность конструкции схемы;
  • Высокая скорость работы схемы и быстрое выполнение операций суммирования;
  • Удобство в проектировании и отладке схемы;
  • Низкие затраты на исходные компоненты и энергопотребление схемы;
  • Высокая надежность и долговечность схемы;
  • Возможность использования схемы в цифровых устройствах с ограниченными ресурсами, таких как микроконтроллеры или программируемые логические интегральные схемы.

Однако одноразрядная суммирующая схема с тремя входами также имеет свои недостатки:

  • Ограниченная мощность и амплитуда входного сигнала, поскольку схема работает только с одноразрядными значениями;
  • Ограниченная точность вычислений, так как при использовании биты младшего разряда могут быть потеряны при переносе суммы;
  • Невозможность выполнения операций умножения и деления, так как схема предназначена только для выполнения операции сложения;
  • Непредсказуемое поведение при подаче некорректных значений на входы, что может привести к неправильным результатам и ошибкам в работе оборудования.

Вопрос-ответ

Что такое одноразрядная суммирующая схема с тремя входами?

Одноразрядная суммирующая схема с тремя входами — это логическая схема, которая служит для сложения трех одноразрядных чисел.

Какие компоненты входят в одноразрядную суммирующую схему с тремя входами?

Одноразрядная суммирующая схема с тремя входами включает в себя три входа, три полу-сумматора и одну логическую схему, которая обрабатывает выходные сигналы полу-сумматоров.

Как происходит сложение чисел в одноразрядной суммирующей схеме с тремя входами?

Для сложения чисел в одноразрядной суммирующей схеме с тремя входами используется принцип сложения в двоичной системе. Каждый вход схемы представляет одноразрядное число, которое складывается по правилам схемы. Выходные сигналы полу-сумматоров идут на входы логической схемы, которая генерирует итоговый результат сложения.

Как называется одноразрядная суммирующая схема с тремя входами

Основные определения, термины
и понятия по военно-технической подготовке

  • Военно-техническая подготовка
  • Тактитка зенитных ракетных войск
  • Боевое применение зенитного ракетного комплекса
4.2. Основные элементы вычислительной техники
4.2.1. Логический базис И-ИЛИ-НЕ

Нижний уровень в иерархии цифровой аппаратуры занимают логические элементы . Это наименьшие функциональные части, из которых складываются цифровые устройства при их логическом проектировании и конструктивно- технологическом исполнении. Логические элементы реализуют простейшие функции или системы функций в соответствии с формулами алгебры логики (И, ИЛИ, НЕ, и др.).

Базовый элемент

Условное обозначение

4.2.2. Триггеры

Триггеры — это устройства с двумя состояниями. Они предназначены для запоминания двоичной информации. Триггеры широко используются для построения цифровых устройств с памятью, таких как счётчики, последовательные порты или цифровые линии задержки, применяемые в составе цифровых фильтров.

Рис 1. Схема простейшего триггера, построенного на инверторах.

В схеме любого триггера может быть только два состояния — на выходе Q присутствует логическая единица и на выходе Q присутствует логический ноль. Если логическая единица присутствует на выходе Q, то на инверсном выходе триггера будет присутствовать логический ноль, который после очередного инвертирования подтверждает уровень логической единицы на выходе Q. И наоборот, если на выходе триггера Q присутствует логический ноль, то на инверсном выходе будет присутствовать логическая единица.

4.2.3. Регистры.

Регистр — устройство, используемое для хранения n-разрядных двоичных данных и выполнения преобразований над ними.

Регистр представляет собой упорядоченный набор триггеров, обычно D-, число n которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное[уточнить] цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами.

Основой построения регистров являются: D-триггеры, RS-триггеры, JK-триггеры.

Операции в регистрах

Типичными являются следующие операции:

  • приём слова в регистр (установка состояния);
  • передача слова из регистра;
  • сдвиг слова влево или вправо на заданное число разрядов в сдвиговых регистрах;
  • преобразование последовательного кода слова в параллельный и обратно;
  • установка регистра в начальное состояние (сброс).

Классификация регистров

Регистры классифицируются по следующим видам:

  • накопительные (регистры памяти, хранения);
  • сдвигающие или сдвиговые.
  • В свою очередь сдвигающие регистры делятся:
  • по способу ввода-вывода информации:
  • параллельные: запись и считывание информации происходит одновременно на все входы и со всех выходов;
  • последовательные: запись и считывание информации происходит в первый триггер, а та информация, которая была в этом триггере, перезаписывается в следующий — то же самое происходит и с остальными триггерами;
  • комбинированные;
  • по направлению передачи информации:
  • однонаправленные;
  • реверсивные.

Типы регистров

Регистры различают по типу ввода (загрузки, приёма) и вывода (выгрузки, выдачи) информации:

  • С последовательным вводом и выводом информации
  • С параллельным вводом и выводом информации
  • С параллельным вводом и последовательным выводом.
  • С последовательным вводом и параллельным выводом.

Использование триггеров с защёлками с тремя состояниями на выходе, увеличенная (по сравнению со стандартными микросхемами серии) нагрузочная способность позволяют использовать (в микропроцессорных системах с магистральной организацией) регистры непосредственно на магистраль в качестве регистров, буферных регистров, регистров ввода-вывода, магистрального передатчика и т. д. без дополнительных схем интерфейса.

Помимо вышеописанных двоичных регистров, регистр может основываться и на иной системе счисления, например троичной или десятичной.

Параллельные регистры

В параллельных (статических) регистрах схемы разрядов не обмениваются данными между собой. Общими для разрядов обычно являются цепи тактирования, сброса/установки, разрешения выхода или приема, то есть цепи управления. Пример схемы статического регистра, построенного на триггерах типа D с прямыми динамическими входами, имеющего входы сброса и выходы с третьим состоянием, управляемые сигналом EZ.

Сдвигающие (последовательные) регистры

Последовательные (сдвигающие) регистры представляют собою цепочку разрядных схем, связанных цепями переноса. Основной режим работы — сдвиг разрядов кода от одного триггера к другому на каждый импульс тактового сигнала. В однотактных регистрах со сдвигом на один разряд вправо слово сдвигается при поступлении тактового сигнала. Вход и выход последовательные (англ. Data Serial Right, DSR).

Согласно требованиям синхронизации в сдвигающих регистрах, не имеющих логических элементов в межразрядных связях, нельзя применять одноступенчатые триггеры, управляемые уровнем, поскольку некоторые триггеры могут за время действия разрешающего уровня синхросигнала переключиться неоднократно, что недопустимо. Появление в межразрядных связях логических элементов, и тем более, логических схем неединичной глубины упрощает выполнение условий работоспособности регистров и расширяет спектр типов триггеров, пригодных для этих схем. Многотактные сдвигающие регистры управляются несколькими синхропоследовательностями. Из их числа наиболее известны двухтактные с основным и дополнительным регистрами, построенными на простых одноступенчатых триггерах, управляемых уровнем. По такту С1 содержимое основного регистра переписывается в дополнительный, а по такту С2 возвращается в основной, но уже в соседние разряды, что соответствует сдвигу слова. По затратам оборудования и быстродействию этот вариант близок к однотактному регистру с двухступенчатыми триггерами.

4.2.4. Счетчики.

Счётчик числа импульсов — устройство, на выходах которого получается двоичный (двоично-десятичный) код, определяемый числом поступивших импульсов. Счётчики могут строиться на двухступенчатых D-триггерах, T-триггерах и JK-триггерах.

Основной параметр счётчика — модуль счёта — максимальное число единичных сигналов, которое может быть сосчитано счётчиком. Счётчики обозначают через СТ (от англ. counter).

по числу устойчивых состояний триггеров:

  • на двоичных триггерах
  • на троичных триггерах
  • на n-ичных триггерах

по модулю счёта:

  • двоично-десятичные (декада)
  • двоичные
  • с произвольным постоянным модулем счёта
  • с переменным модулем счёта по направлению счёта:
  • суммирующие
  • вычитающие
  • реверсивные

по способу формирования внутренних связей:

  • с последовательным переносом
  • с ускоренным переносом
  • с параллельным ускоренным переносом
  • со сквозным ускоренным переносом
  • с комбинированным переносом
  • кольцевые

по способу переключения триггера:

  • синхронные
  • асинхронные
  • счетчик Джонсона

https://upload.wikimedia.org/wikipedia/commons/thumb/b/bc/Counter2s_JKasT.png/220px-Counter2s_JKasT.png

Рис 2. Двухразрядный двоичный асинхронный суммирующий счётчик с последовательной организацией переноса на JK-триггерах. Наклонная черточка на C-входе JK-триггеров указывает, что изменение состояния триггеров происходит по фронту сигнала.

4.2.5. Сумматоры.

Сумматор — устройство, преобразующее информационные сигналы (аналоговые или цифровые) в сигнал, эквивалентный сумме этих сигналов.

Классификация сумматоров

В зависимости от формы представления информации различают сумматоры аналоговые и цифровые.

По способу реализации:

  • механические.
  • электромеханические.
  • электронные.
  • пневматические.

По принципу действия:

  • На счётчиках, считающие количества импульсов входного сигналах.
  • Функциональные, выдающие на выходах значения логической функции суммы по модулю и логической функции разряда переноса: каждый раз вычисляющие функцию разряда суммы по модулю и функцию разряда переноса с таблицами заранее вычисленных значений функции разряда суммы по модулю и значений функции разряда переноса записанных в: ПЗУ, ППЗУ (аппаратные) или ОЗУ (аппаратные и программные).

По архитектуре:

  • Четвертьсумматоры — бинарные (двухоперандные) сумматоры по модулю без разряда переноса, характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма по модулю.
  • Полусумматоры — бинарные (двухоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (старший) разряд.
  • Полные сумматоры — тринарные (трёхоперандные) сумматоры по модулю с разрядом переноса, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма по модулю в данном разряде, а на другом — перенос в следующий (более старший разряд). Такие сумматоры изначально ориентированы только на показательные позиционные системы счисления.

По способу действия :

  • Последовательные (одноразрядные), в которых обработка разрядов чисел ведётся поочерёдно, разряд за разрядом, на одном и том же одноразрядном оборудовании.
  • Параллельнопоследовательные, в которых одновременно параллельно складываются по несколько разрядов, объединённых в группы.
  • Параллельные (многоразрядные), в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

По способу организации переноса:

  • С последовательным переносом (Ripple-carry adder).
  • С ускоренным групповым переносом (Carry-lookahead adders).
  • Сумматор с условным сложением (Conditional sum adder).
  • С переключением переноса (с выбором переноса) (Carry-select adder).
  • С сохранением переноса (Carry-save adder).
4.2.6. Шифраторы.

Шифратор (кодер) —логическое устройство, выполняющее логическую функцию (операцию) — преобразование позиционного n-разрядного кода в m-разрядный двоичный, троичный или k-ичный код.

Двоичный шифратор выполняет логическую функцию преобразования унитарного n-ичного однозначного кода в двоичный. При подаче сигнала на один из n входов (обязательно на один, не более) на выходе появляется двоичный код номера активного входа.

Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением:

n — число входов,

m — число выходных двоичных разрядов.

Троичный шифратор выполняет логическую функцию преобразования унарно n-ичного однозначного (одноединичного или однонулевого) кода в троичный. При подаче сигнала («1» в одноединичном коде или «0» в однонулевом коде) на один из n входов на выходе появляется троичный код номера активного входа.

Число входов и выходов в полном троичном шифраторе связано соотношением:

n — число входов,

m — число выходных троичных разрядов.

Число входов и выходов в полном k-ичном шифраторе связано соотношением:

n — число входов,

m — число выходных k-ичных разрядов,

k — основание системы счисления.

Приоритетный шифратор отличается от шифратора наличием дополнительной логической схемы выделения активного уровня старшего входа для обеспечения условия работоспособности шифратора (только один уровень на входе активный). Уровни сигналов на остальных входах схемой игнорируются.

4.2.7. Дешифраторы.

Дешифратор (декодер) — комбинационная схема, преобразующая n-разрядный двоичный, троичный или k‑ичный код в kn‑ичный одноединичный код, где k — основание системы счисления.

Одноединичный код — последовательность бит, содержащая только один активный бит/трит; остальные биты/триты последовательности неактивны.

Активный бит/трит — бит/трит, равный либо единице, либо нулю (зависит от реализации дешифратора).

Неактивные биты/триты — биты/триты:

либо равные значению, инверсному (NOT) значению активного бита/трита;

либо находящиеся в 3-м, высокоимпедансном состоянии.

Логический сигнал активен на том выходе, порядковый номер которого соответствует двоичному, троичному или k‑ичному коду.

Двоичный (k=2) дешифратор работает следующим образом:

на вход дешифратора двоичное слово из n бит. Количество допустимых входных комбинаций из n бит равно 2n;

на выходе у дешифратора формируется двоичное слово из числа бит, меньшего или равного 2n. В выходном слове всегда имеется один бит, активный бит, равный 1 или 0, остальные биты неактивны. Активность 0 или 1 зависит от конкретной реализации дешифратора. Неактивные биты либо все имеют состояние инверсное к активному биту, либо переводятся в 3-е, высокоимпедансное состояние.

Дешифраторы являются устройствами, выполняющими двоичные, троичные или k‑ичные логические функции (операции).

https://upload.wikimedia.org/wikipedia/commons/thumb/5/5e/Decoder.svg/220px-Decoder.svg.png

Рис 3. Символическое изображение абстрактного дешифратора.

4 Цифровые устройства комбинационного типа

Цифровыми устройствами комбинационного типа или цифровыми автоматами без памяти называются цифровые устройства, логические значения на выходе которых однозначно определяются совокупностью или комбинацией сигналов на входах в данный момент времени. К ним относятся суммирующие схемы, шифраторы и дешифраторы, мультиплексоры и демультиплексоры, цифровые компараторы и другие устройства. Цифровые устройства комбинационного типа выпускаются в виде интегральных микросхем или входят в состав больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства.

4.1 Двоичные сумматоры

4.1.1 Одноразрядные сумматоры

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами а вторые – полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел. На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема, составленная на элементах основного базиса в соответствии с этой структурной формулой, приведена на рисунке 21, в). Рисунок 21 Одноразрядный полусумматор: а) таблица истинности, б) структурная формула, в) функциональная схема. Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы. Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах. Кроме количества элементов сложность схемы, как было отмечено выше, определяется количеством входов элементов, по которым выполняются логические операции. Этот параметр называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов (Число по Квайну равно 10). Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан на рисунке 22, а), функциональная схема – на рисунке 22, б), а её УГО – на рисунке 22, в). Рисунок 22 Пример минимизации а), функциональна схема б) и УГО одноразрядного полусумматора в). Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3 элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество используемых суммирующих схем, выигрыш можно считать весьма ощутимым. Схему полного одноразрядного сумматора можно получить на основе двух схем полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а). Рисунок 23 Одноразрядный полный сумматор: а) – функциональная схема на двух полусумматорах; б) – УГО; в) – таблица истинности: г) – минимизированная схема. Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ. Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде: Минимизированные значения, используемые в интегральной схемотехнике: Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе – методом минимизирующих карт Карно. Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, a) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б).

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *